Marvell基于5nm工藝用于800Gbps相干光通信的發(fā)射器解說(shuō)

  簡(jiǎn)介

  云計算和人工智能推動(dòng)了數據流量的指數級增長(cháng)，從而刺激了對更高速相干光通信鏈路的需求。下一代相干光通信的目標是每波長(cháng) 800Gb/s，即波特率超過(guò) 139GBd，發(fā)射器數模轉換器(DAC)的采樣頻率介于 60-160GS/s 之間。要在滿(mǎn)足大帶寬(>60GHz)、低隨機抖動(dòng)(<100fs)和多通道同步等嚴格要求的同時(shí)實(shí)現如此高速度，極具挑戰性。本教程討論Marvell在ISSCC2024發(fā)表的 8 位 160GS/s、57GHz 帶寬的交錯時(shí)間 DAC 和基于驅動(dòng)器的發(fā)射器，采用了新穎的校準技術(shù)來(lái)克服這些設計障礙[1]。

  相干光收發(fā)器架構相干光收發(fā)器架構由發(fā)射器(TX)和接收器(RX)組成，如圖 1 所示。發(fā)送器采用四個(gè)同步信道來(lái)產(chǎn)生兩個(gè)極化的同相和正交分量。每個(gè)通道都包含一個(gè)時(shí)間交錯 DAC 和串行器，以實(shí)現所需的高采樣率。

  圖 1. 相干光學(xué)發(fā)射機

  設計挑戰- 波特率 > 139GBd：DAC 必須以 60-160GS/s 的最低采樣頻率運行，以支持超過(guò) 139GBd 的波特率。- 大帶寬：發(fā)射機輸出的帶寬必須大于 60GHz，以盡量減少符號間干擾。- 低隨機抖動(dòng)：隨機抖動(dòng)應小于 100fs rms，以確保接收器能可靠地恢復數據。 - 通道同步：四個(gè)通道必須精確同步，以避免因時(shí)間交錯架構中 100 多個(gè)分頻器之間的延遲不匹配而導致功能故障。 通道和時(shí)交串行器同步如圖 4 所示，時(shí)間交錯串行器中各分頻器之間的上電延遲不確定性會(huì )導致 DAC 片和串行器輸出之間的不對齊，從而造成功能故障。為了解決這個(gè)問(wèn)題，使用了一條具有自動(dòng)相關(guān)性的模擬環(huán)回路徑來(lái)測量延遲失配，然后通過(guò)調整每個(gè)通道的延遲線(xiàn)來(lái)均衡數字域(圖 6)。這種同步技術(shù)使所有通道和串行器片段都能正常工作。

  圖 2. 相干發(fā)射機的設計挑戰

  圖 3. 通道和 TI 串行器同步

圖 4. 通道與 TI 串行器同步

圖 5. 通道和 TI 串行器同步

圖 6.提出的同步方法

  交錯時(shí)間 DAC 架構和校準DAC 內核采用具有 8 個(gè)片段的時(shí)間交錯架構，以實(shí)現 160GS/s 的采樣率(圖 7)。每個(gè)片由 2 位溫度計編碼和 6 位二進(jìn)制加權 DAC 組成。實(shí)現高帶寬時(shí)間交錯 DAC 的主要挑戰包括時(shí)序失配、增益失配和片間偏移，以及求和節點(diǎn)處負載電容的增加。

圖 7. DAC 核心架構：時(shí)間交錯

  為了減輕這些損害，擬議的設計采用了多種校準技術(shù)。采用脈寬調制方案將 DAC 單元的歸零 (RZ) 輸出轉換為非歸零 (NRZ)，從而提高線(xiàn)性度并減少高頻尖峰(圖 8-10)。

圖 8. DAC 單元結構

圖 9. 脈沖寬度校準

圖 10. 脈沖寬度校準

  此外，還采用了基于自適應濾波器的校準方法，以解決整個(gè) DAC 片的定時(shí)、增益和偏移失配問(wèn)題(圖 11)。該技術(shù)采用反饋回路來(lái)感測和校正損傷，自適應濾波器對模擬電路行為進(jìn)行建模。上升沿時(shí)序、增益和偏移通過(guò)專(zhuān)用反饋環(huán)路進(jìn)行校準，而下降沿則通過(guò)占空比失真(DCD)環(huán)路進(jìn)行校準。自動(dòng)增益控制 (AGC) 塊可優(yōu)化 ADC 輸入端的動(dòng)態(tài)范圍。

  圖 11. 建議的失配校準

  基于自適應濾波器的校準的主要優(yōu)點(diǎn)包括：- 使用實(shí)際傳輸數據在前景或背景中運行，無(wú)需復制電路。- 使用單個(gè)傳感器校準所有損傷，減少開(kāi)銷(xiāo)。 - 校準引擎可在適配收斂后關(guān)閉，從而最大限度地降低功耗。- 它為驅動(dòng)器輸出增加了最小的電容負載，從而保留了帶寬。

  DAC 和驅動(dòng)器架構為了在最大限度降低功耗的同時(shí)實(shí)現所需的高帶寬，DAC 采用了低擺幅輸出來(lái)驅動(dòng)高帶寬輸出驅動(dòng)器(圖 12-13)。與具有較高擺幅的純 DAC 架構相比，這種方法可節省 35% 以上的功耗。驅動(dòng)器輸出電容通過(guò) DAC 和驅動(dòng)器之間的電感峰值以及在高電容節點(diǎn)上使用 T 型線(xiàn)圈等技術(shù)來(lái)降低。

圖 12. 帶驅動(dòng)器的 DAC 架構

圖 13. 帶驅動(dòng)器的 DAC 架構

  測量結果發(fā)射器采用 5nm CMOS 工藝實(shí)現，有四個(gè)發(fā)射機通道(HI、HQ、VI、VQ)和一個(gè) PLL，占地面積為 3.8x0.86 mm2?；谧赃m應濾波器的校準有效地減少了 ~18dB 的尖峰，將 976MHz 時(shí)的 ENOB 從 5.07 提高到 7.07(圖 14)。DAC 和驅動(dòng)器的測量帶寬超過(guò) 57GHz，實(shí)現了 279.2Gbps 的 PAM4 數據傳輸速率，擺幅為 650mV(圖 20-21)。該發(fā)射器具有最先進(jìn)的能效，模擬功耗低于 0.9pJ/b，不包括 PLL 和數字電路。

圖 14. 測量結果

圖 15. 校準測量結果

圖 16. DAC 驅動(dòng)器帶寬測量

圖 17. PAM4 眼圖

表 1. 對比表

  結論本文介紹了Marvell基于時(shí)間交錯 DAC 和驅動(dòng)器的高速發(fā)射器集成電路，設計用于下一代 800Gb/s 相干光通信系統。所提出的架構采用了新穎的校準技術(shù)，包括信道和串行器同步、脈寬校準和基于自適應濾波器的校準，以克服高帶寬、低抖動(dòng)和多信道同步的挑戰。測量結果表明，該系統的帶寬超過(guò) 57GHz，PAM4 數據傳輸率高達 279.2Gbps，同時(shí)模擬能效高達 0.9pJ/b。這些成果為實(shí)現高性能、高能效的相干光收發(fā)器克服障礙，使其能夠支持云計算和人工智能應用日益增長(cháng)的數據需求。

  參考文獻

  [1]F. Ahmad et al., "An 8-bit 160GS/s, 57GHz Bandwidth Time-Interleaved DAC & Driver Based Transmitter with Adaptive Calibration for 800Gb/s Coherent Optical Applications in 5nm," in ISSCC 2024.