Cadence推出56G長(cháng)距PAM4 SerDes IP 采用臺積電N7/N6制程技術(shù)

  ICC訊（編譯：Aiur）  全球領(lǐng)先的電子設計自動(dòng)化(EDA)提供商Cadence(鏗騰電子)宣布，公司開(kāi)始供應基于TSMC(臺積電)N7和N6制程技術(shù)的56G長(cháng)距離SerDes IP。IP可以支持諸如超大規模計算、云數據中心和光網(wǎng)絡(luò )以及5G移動(dòng)基礎設施部署等多個(gè)應用。Cadence表示IP還可以應用于人工智能(AI)和機器學(xué)習領(lǐng)域。

  臺積電設計基礎設施管理事業(yè)部高級總監Suk Lee表示：“我們很高興看到Cadence PAM4產(chǎn)品成功升級到56G，并擴展對TSMC N7/N6制程技術(shù)的支持。結合Cadence領(lǐng)先的邊緣SerDes IP 和TSMC先進(jìn)制程技術(shù)，可以幫助我們客戶(hù)推動(dòng)硅工藝在5G和超大規模數據中心領(lǐng)域的創(chuàng )新?！?

  IP特點(diǎn)如下：

  使用Cadence 多速率DSP技術(shù)實(shí)現36-dB+插損；

  工業(yè)溫度范圍， CPRI 速率支持和每通道PLL，Cadence相信可以完美適用于5G應用；

  完全兼容符合IEEE標準規范；

  通過(guò)固件控制的自適應電源優(yōu)化器進(jìn)行可編程電源配置；

  通過(guò)基于DSP的可編程架構進(jìn)行數據恢復，該架構針對既定范圍實(shí)現最佳功率傳輸，并在損耗和噪聲信道條件下恢復數據；

  通過(guò)擴展傳輸距離來(lái)拓展靈活性，Cadence相信它可使客戶(hù)使用更低成本的PCB，并在PCB和系統設計上獲得更大靈活性。

  Cadence IP部門(mén)產(chǎn)品市場(chǎng)高級總裁Rishi Chugh表示：“2019年，自基于TSMC 7nm技術(shù)，并經(jīng)硅驗證的112G-LR SerDes首次上市后，我們又進(jìn)一步擴大了產(chǎn)品供應，包括PPA優(yōu)化的56-LR在內，可以滿(mǎn)足5G基礎設施和AI/ML市場(chǎng)的連接需求。新型PAM4 56G-LR SerDes是基于Cadence可靠的多速率DSP技術(shù)?；赥SMC N7/N6制程的56G長(cháng)距SerDes IP將加速100G/400G網(wǎng)絡(luò )的采用和部署?！?