基于中芯國際14nm，Cadence 推出10Gbps多協(xié)議PHY

  5月14日， Cadence宣布基于中芯國際14nm工藝的10Gbps多協(xié)議PHY研發(fā)成功，這是行業(yè)首個(gè)SMIC FinFET工藝上有成功測試芯片的多協(xié)議SerDes PHY IP。

  據介紹，該多協(xié)議SerDes PHY IP具有很強的靈活性，在保證PPA不損失的情況下對設計進(jìn)行了簡(jiǎn)化。它采用了Cadence經(jīng)過(guò)大量量產(chǎn)驗證的Torrent架構，可以有效的幫助客戶(hù)降低產(chǎn)品風(fēng)險，縮短產(chǎn)品上市時(shí)間。

圖 1 測試芯片和實(shí)際運用場(chǎng)景模擬演示

  這個(gè)PHY IP可以在單個(gè)macro上運行多種協(xié)議，支持從 1Gbps 到 10.3125Gbps的連續速率，適用于PCIe (Gen 1/2/3)，USB 3.1 (Gen1/2)，Display Port Tx v1.4，Embedded DisplayPort Tx v1.4b，JESD204b(max 10.3215Gbps)，10GBase-R，XFI，SFP+，RXAUI，XAUI，QSGMII/SGMII，以及 SATA 3 (Gen 1/2/3) 等協(xié)議。PCS支持PIPE 4.2接口。

  Cadence多協(xié)議SerDes PHY IP的主要特性包括，獨立鏈路的多協(xié)議支持、支持PCIe L1 sub-states、片上終端電阻自動(dòng)校準、支持SRIS和內部SSC生成、支持多達16 通道(lanes)、支持分叉模式(bifurcation)、支持內外部時(shí)鐘源動(dòng)態(tài)檢測、SCAN，BIST，串/并行環(huán)回功能。

  這個(gè)多協(xié)議SerDes PHY IP可以快速、輕松地集成到SoC系統中，可以與Cadence 或第三方PIPE兼容的控制器進(jìn)行無(wú)縫對接。多協(xié)議SerDes PHY IP為高要求運用的客戶(hù)提供了一個(gè)低成本、多功能、低功耗的解決方案。不僅為SoC集成商提供卓越的性能與靈活性，同時(shí)能夠滿(mǎn)足高性能的設計要求。

  除了10G多協(xié)議 SerDesPHY IP，Cadence 在2019年9月還發(fā)布了SMIC14nm工藝的DDR PHY IP，它采用SMIC自有標準庫單元，支持DDR3/4/LPDDR3/4/X協(xié)議，最高速度可達4266Mbps。SMIC14nm DDR PHY IP 已經(jīng)通過(guò)了各項功能和性能的驗證，并且已經(jīng)運用在多個(gè)客戶(hù)的產(chǎn)品設計上。

  Cadence表示，未來(lái)還會(huì )推出更多SMIC先進(jìn)工藝的IP，以滿(mǎn)足客戶(hù)多樣化的需求。